インターフェイス・ドリブンなモデルからのテスト自動生成（形式手法）

　インターフェイスの定義を明確にした要件モデリングを行うことで、テストケース、テストドライバーの自動生成をサポートできるアプローチを紹介。 この資料は、Software Productivity Consortium （現Systems and Software Consortium）の研究成果として、2003年に発表されたものです。
　現在、この研究のコアである、T-VEC（形式手法を用いた モデル検査・テストベクタ/ドライバー生成機能）や、SRC手法を採用した TTMモデリングツールは更なる進化を遂げて、産業界で広く採用されています。

インターフェイス・ドリブンなモデルからのテスト自動生成

興味深い事例として、某医療機器メーカでは、既存のテストシナリオから、TTMを用いて検証モデルを作成し、テストベクタとドライバーを自動生成しています。そしてこの検証モデルは再利用され、派生開発で重荷になっていたテストの工数を飛躍的に削減することに成功しています。

１：既存プロダクトラインに良いテストシナリオがある。
２：しかし派生開発時に、コードの変更にあわせたテストスクリプトの変更に多くの時間を要し、エラーの基にもなっている。
３：そこで、テストシナリオ内のテストベクタ情報を基に、より良く定義されたシステムのインターフェイスをTTMにモデル化。
４：そして、テストシナリオのロジック、算術式を用いて、システムの振舞いをTTMにモデル化。
５：以上によりTTMにモデル化されたシステムは、T-VEC/VGSによりモデル検査され、テストベクタ、ドライバーを自動生成できるようになった。

この事例は、既存成果物（ソースコードやテストシナリオ）を基にして、ベリフィケーションモデルを構築し、テストの自動化を図った良い例です。この仕組みは、再利用可能なテストのフレームワークとして、以降の派生開発にも活用されます。

ＴＴＭ（T-VEC Tabular Modeler）については、Ｔ－ＶＥＣ製品情報へ